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刘宇

作品数:29 被引量:39H指数:4
供职机构:西安电子科技大学更多>>
发文基金:国家科技型中小企业技术创新基金更多>>
相关领域:电子电信自动化与计算机技术经济管理更多>>

文献类型

  • 12篇期刊文章
  • 10篇专利
  • 7篇学位论文

领域

  • 12篇电子电信
  • 8篇自动化与计算...
  • 1篇经济管理

主题

  • 6篇信道
  • 6篇物理层
  • 5篇物理层安全
  • 4篇信号
  • 4篇通信
  • 4篇FPGA
  • 3篇电路
  • 3篇噪声
  • 3篇时钟
  • 3篇人工噪声
  • 3篇无线
  • 3篇接口
  • 2篇地形环境
  • 2篇读写
  • 2篇读写控制
  • 2篇信道增益
  • 2篇信道状态
  • 2篇信道状态信息
  • 2篇信息信号
  • 2篇液氢

机构

  • 20篇西安电子科技...
  • 9篇西安邮电学院
  • 3篇西安邮电大学

作者

  • 29篇刘宇
  • 4篇高明
  • 3篇葛建华
  • 3篇徐东明
  • 3篇陈文艺
  • 2篇史江义
  • 2篇张家友
  • 2篇李晓锋
  • 2篇李靖
  • 2篇李团结
  • 2篇徐慧娟
  • 2篇李孟健
  • 2篇盖萌萌
  • 2篇张卓
  • 2篇黄海生
  • 2篇杨敏
  • 2篇付少忠
  • 2篇李康
  • 2篇郝跃
  • 2篇吕菱

传媒

  • 3篇电子产品世界
  • 2篇西安邮电学院...
  • 1篇电子技术应用
  • 1篇微机发展
  • 1篇微电子学
  • 1篇现代电子技术
  • 1篇电子设计应用
  • 1篇中国集成电路
  • 1篇科技信息

年份

  • 2篇2024
  • 3篇2021
  • 5篇2019
  • 1篇2016
  • 1篇2014
  • 1篇2012
  • 6篇2011
  • 2篇2010
  • 1篇2008
  • 1篇2004
  • 2篇2003
  • 3篇2001
  • 1篇2000
29 条 记 录,以下是 1-10
排序方式:
基于最优中继选择的协作干扰物理层安全传输方法
本发明提出了一种基于最优中继选择的协作干扰物理层安全传输方法,主要解决现有技术存在的无线通信系统的保密速率小、传输成本高的问题。其实现方案为:目的节点D获取每个中继到自己的信道状态信息和每个中继到窃听节点E的信道状态信息...
高明刘宇葛建华丁威付少忠李靖
文献传递
一种超高频率稳定度的ATCXO电路的研究与设计
从人们认识到时间以来,能够准确的获取测量时间的频率源一直是人们所追求的目标,石英晶体振荡器由于具有很高的空载品质因数和极小的接入系数,因此具有良好的频率稳定性而作为重要的时钟信号基准来使用。同时,便携式电子产品的飞速发展...
刘宇
关键词:石英晶体振荡器集成电路温度漂移
高速数据交换接口的数据缓存器及其数据缓存控制方法
本发明公开了一种高速接口数据缓存器及其数据缓存控制方法,该数据缓存器包括:用于在异步时钟域间缓冲数据的数据存储单元、用于控制数据存储单元的读写操作的缓存读写控制单元、用于与缓存读写控制单元交换控制和状态信息的控制状态寄存...
郝跃刘宇马佩军李康史江义
文献传递
一种通用SDRAM控制器的设计被引量:5
2003年
本文介绍了SDRAM存储器的特点及工作原理,重点介绍了一种通用SDRAM控制器软核的Verilog设计,并给出了该软核的实际应用结果。
刘宇李玉山吕菱
关键词:存储器SDRAM控制器
片上网络中的同步与仲裁技术研究
随着半导体技术和SoC技术的不断发展,片上系统已经开始朝多核化和异构化的方向发展,而当前片上系统设计所广泛采用的共享总线结构由于时钟问题而逐渐成为制约SoC系统性能的主要瓶颈,已经无法满足大规模片上通信的需要。因此可以借...
刘宇
关键词:片上网络同步技术仲裁器电路结构仿真验证
一种生成VLAN帧的模块的设计
2011年
VLAN(Virtual LocalArea Network)是一种通过将局域网的设备逻辑地而不是物理地划分为一个个网段,从而实现虚拟工作组的新兴技术。不同的VLAN内部的广播和单播流量都不会转发到其他VLAN中,从而有助于控制流量、减少设备投资、简化网络管理、提高网络的安全性。本文介绍了一种VLAN帧的生成模块的设计方案,其中包括VLAN插入、剥离、MAC地址的更新与还原以及重写FCS位等。通过对大量相关资料的分析,最后用Verilog-HDL语言成功地对电路进行了设计。
荣金峰徐东明刘宇
关键词:VLANMACVERILOG-HDLFCS
一种从E1信号中提取时钟的全数字锁相环设计与实现被引量:1
2000年
我们提出一种从E1信号中提取时钟的全数字锁相环 ,并采用半脉冲移动技术设计数控振荡器 ,使得时钟占空比的误差小于4 %。经实验证实 ,完全可以用于从数字信号中提取时钟。由于数字集成电路发展得比较成熟 ,集成度远高于模拟集成电路 。
黄海生刘宇
关键词:数字锁相环E1信号FPGAASIC时钟
一种高速I^2C总线从器件接口IP核的设计与实现被引量:2
2011年
本文介绍了I2C总线的工作过程,使用图形化设计工具,采用HDL-Verilog高级硬件描述语言按照自顶向下的设计方法完成了I2C从器件模式的IP核设计。通过特殊的设计思路,可实现高速数据传输。对此IP核用FPGA进行了验证,最终把它作为一个独立IP成功的应用于ASIC芯片设计中。
刘宇张斌张云军
关键词:I2C总线IP核FPGA
基于最优中继选择的协作干扰物理层安全传输方法
本发明提出了一种基于最优中继选择的协作干扰物理层安全传输方法,主要解决现有技术存在的无线通信系统的保密速率小、传输成本高的问题。其实现方案为:目的节点D获取每个中继到自己的信道状态信息和每个中继到窃听节点E的信道状态信息...
高明刘宇葛建华丁威付少忠李靖
文献传递
符合中国移动标准协议转换器中的HDLC协议的FPGA设计与实现被引量:2
2011年
高级数据链路控制(HDLC)协议是数字通信中的重要协议之一。本文介绍了一种符合中国移动标准要求的HDLC设计。采用Verilog语言完成了电路设计,并用FPGA验证了设计的可行性,并最终使得本设计作为一个完整的IP应用于系列转换器ASIC芯片设计中。体现了采用硬件语言设计电路强大的灵活性和可移植性。
刘宇张斌徐东明
关键词:HDLC协议转换器FPGACRC
共3页<123>
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